全球播報(bào):瑞蘇盈科出席歐洲FPGA大會(huì)并發(fā)表演講

FPGA Conference Europe 是歐洲領(lǐng)先的可編程邏輯器件專家會(huì)議。在越來越受人工智能驅(qū)動(dòng)的云數(shù)據(jù)中心、電信和許多其他高性能應(yīng)用中，現(xiàn)場(chǎng)可編程門陣列（簡(jiǎn)稱 FPGA）早已證明自己是適用于各種任務(wù)的靈活且強(qiáng)大的加速器解決方案。

2022年歐洲 FPGA 大會(huì)，于 7 月 5 日至 7 日在德國(guó)慕尼黑東會(huì)議中心舉辦，3天100%專業(yè)知識(shí)！75個(gè)來自全球頂級(jí)專家演講。討論嵌入式系統(tǒng)的開發(fā)人員必須處理新的解決方案和方法，但同時(shí)也要澄清基本問題：FPGA 是否適合他們自己的項(xiàng)目？使用 FPGA 的最佳方式是什么？瑞蘇盈科作為參展商出席了此次會(huì)議并發(fā)表演講！

【資料圖】

歐洲FPGA大會(huì)現(xiàn)場(chǎng)

來自Enclustra的演講者:

Speaker from Enclustra:

（高級(jí)FPGA/SoC邏輯軟件工程師）。Harry Commin于2013年在倫敦帝國(guó)學(xué)院獲得電子工程博士學(xué)位，并在FPGA和ASIC設(shè)計(jì)和實(shí)現(xiàn)方面工作了9年。他的主要興趣是在數(shù)字信號(hào)處理和（無線）數(shù)字通信系統(tǒng)領(lǐng)域。

演講摘要:

高效的基于FPGA的DSP，速度高達(dá)GS/s

隨著帶寬要求的不斷提高，數(shù)字信號(hào)處理（DSP）技術(shù)必須不斷發(fā)展以支持越來越高的采樣率。當(dāng)采樣率超過時(shí)鐘頻率時(shí)，就需要并行的DSP技術(shù)，而現(xiàn)成的解決方案變得很難找到。

同時(shí)，并行DSP并不是每個(gè)問題的最佳解決方案。如果采樣率小于或等于時(shí)鐘頻率，那么傳統(tǒng)的DSP實(shí)現(xiàn)就更有效率。因此，為一項(xiàng)任務(wù)設(shè)計(jì)的DSP可能不適合在不同的采樣率下執(zhí)行完全相同的功能。這使得高效的DSP設(shè)計(jì)成為一項(xiàng)復(fù)雜且可能耗時(shí)的任務(wù)。

在這次演講中，我們展示了我們?nèi)绾螒?yīng)對(duì)這些挑戰(zhàn)。介紹了我們的通用DSP庫(kù)，它可以最大限度地減少低采樣率的開發(fā)時(shí)間（直到時(shí)鐘頻率）。然后，重點(diǎn)介紹了廣泛使用的并行DSP模塊的設(shè)計(jì)、實(shí)現(xiàn)和分析，如FIR濾波器、重采樣和FFT，能夠處理許多GS/s。

瑞蘇盈科展臺(tái)現(xiàn)場(chǎng)

除了展示我們最新和高度集成的系統(tǒng)級(jí)模塊的展位外，Harry Commin 還展示了如何簡(jiǎn)化和加快基于 FPGA 的數(shù)字信號(hào)處理系統(tǒng)的開發(fā)。過去用 FPGA 實(shí)現(xiàn)數(shù)字信號(hào)處理很困難，因?yàn)樗仨氂?VHDL 或 Verilog 來描述。這就是 Enclustra為 FPGA 設(shè)計(jì)開發(fā) DSP 庫(kù)的原因。?Efficient FPGA-Based DSP up to GS/s? 演示文稿展示了如何在很短的時(shí)間內(nèi)以圖形方式組裝整個(gè)數(shù)字信號(hào)處理系統(tǒng)。該庫(kù)包括 FIR 和 CIC 濾波器、CORDIC、函數(shù)逼近、緩沖器和時(shí)分復(fù)用基礎(chǔ)設(shè)施，并支持連續(xù)波和脈沖處理。

為了進(jìn)一步簡(jiǎn)化和加速開發(fā)，DSP 庫(kù)還包含基于開源 Python 框架的位真仿真模型。這允許使用 Python 的全部功能和易用性來測(cè)試、模擬和優(yōu)化確切的功能。

今天我們把歐洲最前沿的 FPGA 大會(huì)內(nèi)容免費(fèi)分享給大家，如果想獲取演講PPT，請(qǐng)掃描二維碼下載查看。

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本文及演講文檔為原創(chuàng)內(nèi)容，版權(quán)歸「瑞蘇盈科」所有。轉(zhuǎn)載請(qǐng)注明出處，謝謝。

關(guān)鍵詞： 數(shù)字信號(hào)處理 解決方案 時(shí)鐘頻率 小于或等于 獲得電子