利用低噪聲LDO 調節(jié)器 ADP150 為ADF4350 PLL 和VCO 供電，以降低相位噪聲

電路功能與優(yōu)勢

本電路利用低噪聲、低壓差(LDO)線性調節(jié)器為寬帶集成PLL和 VCO供電。寬帶壓控振蕩器(VCO)可能對電源噪聲較為敏感，因此，為實現(xiàn)最佳性能，建議使用超低噪聲調節(jié)器。 圖 1所示電路使用完全集成的小數(shù)N分頻PLL和VCOADF4350，它可產生 137.5 MHz至 4400 MHz范圍內的頻率ADF4350采用超低噪聲 3.3 V ADP150調節(jié)器供電，以實現(xiàn)最佳LO相位噪聲性能。

ADP150 LDO 的積分均方根噪聲較低，僅為 9 μV（10 Hz 至100 kHz），有助于盡可能降低 VCO 相位噪聲并減少 VCO 推壓的影響（等效于電源抑制）。 圖 2是評估板的照片，它利用ADP150 LDO為ADF4350供電。ADP150 代表業(yè)界噪聲最低、封裝最小、成本最低的LDO，采用 4 引腳、0.8 mm x 0.8 mm、0.4 mm間距WLCSP封裝或方便的 5 引腳TSOT封裝。因此，在設計中加入ADP150 對系統(tǒng)成本和電路板面積的影響極小，但卻能顯著改善相位噪聲性能。

電路描述

ADF4350 是一款寬帶 PLL和 VCO，包括三個獨立的多頻段VCO。每個 VCO 大約覆蓋 700 MHz 的范圍（VCO 之間有一些重疊）較低頻率由輸出分頻器產生。 VCO推壓的測量方法是將一個穩(wěn)定的直流調諧電壓施加于ADF4350 VTUNE引腳，然后改變電源電壓，測量頻率變化。推壓系數(shù)(P)等于頻率變化量除以電壓變化量，如表 1所示。 在 PLL 系統(tǒng)中，如果 VCO 推壓較高，則意味著電源噪聲會BR>降低 VCO 的相位噪聲性能；如果 VCO 推壓較低，則電源噪聲不會顯著降低相位噪聲性能。然而，對于高 VCO 推壓，高噪聲電源會對相位噪聲性能產生較大的影響。

實驗顯示，推壓在 4.4 GHz VCO輸出頻率時達到最大，因此我們比較了在該頻率時采用不同調節(jié)器的VCO性能。ADF4350 的A版評估板使用ADP3334 LDO調節(jié)器。此調節(jié)器的積分均方根噪聲為 27 μV（從 10 Hz積分到 100 kHz）。相比之下， EVAL-ADF4350EB1Z B版所用的ADP150只有9 μV。為了測量電源噪聲的影響，借助一個窄PLL環(huán)路帶寬(10 kHz)對VCO相位噪聲進行更深入的探究。圖 3為該設置的示意圖。

欲了解關于輸出噪聲密度與頻率關系的更詳細分析，請參考ADP3334 和ADP150 的數(shù)據(jù)手冊。 圖 4顯示， ADP3334 調節(jié)器的噪聲譜密度在 100 kHz偏移時為25 nV/√Hz。ADP150 則為 100 nV/√Hz（圖 5）。 電源噪聲引起相位噪聲性能下降的計算公式如下：

其中， L(LDO)是在頻率偏移fm時調節(jié)器對VCO相位噪聲的噪聲貢獻（dBc/Hz）；P為VCO推壓系數(shù)(Hz/V)；Sfm為給定頻率偏移下的噪聲譜密度(V/√Hz)； fm為測量噪聲譜密度所對應的頻率偏移(Hz)。

然后，電源的噪聲貢獻與 VCO 的噪聲貢獻（其本身利用極低噪聲電源進行測量）以 RSS 方式求和，得出采用給定調節(jié)器時 VCO 輸出端的總噪聲。 這些噪聲以 RSS 方式求和，得出期望的 VCO 相位噪聲：

本例選擇 100 kHz 的噪聲譜密度偏移，并使用 6 MHz/V 的推壓系數(shù)，帶理想電源的 VCO 噪聲取值?110 dBc/Hz。

通過專用信號源分析儀（例如Rohde amp; Schwarz FSUP）來比較VCO相位噪聲。在 100 kHz偏移時，ADP3334 的測量結果為?102.6 dBc/Hz（圖 6）；而采用相同配置時，ADP150 的測量結果為?108.5 dBc/Hz（圖 7）。積分相位噪聲也從 1.95°降為 1.4°均方根值。測量結果與計算結果具有非常好的相關性，清楚表明了利用ADP150 為ADF4350 供電的優(yōu)勢。

常見變化

如果需要，可以增加調節(jié)器，以便在電源之間實現(xiàn)更好的隔離。此外，也可以利用一個 ADF150 調節(jié)器為 ADF4350 整個器件供電。不過此時應當小心，確保不要超過單個 ADP150調節(jié)器的最大額定電流。如果選擇 ADF4350 的最低輸出功率設置，這種配置是可行的。

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關鍵詞： 實驗室電路 ADF4350 PLL VCO